VHDLって面倒くさい

最近、仕事ではまったこと。

今のDUTとテスト環境はVHDLで、メモリモデルがVerilog。
んで、このメモリモデルに評価用のデータを展開したいんだけど、
シミュレーション上で一々やってるともの凄く時間がかかる。
テスト環境がVerilogだったら"$readmemh"で一発なんだけど、
VHDLってどうやるんだろう?

ってのが出発点。
DUTはもちろん、モデルにも手を加えちゃダメ。
要するにVHDLで階層アクセスできないか?、ってことだと考えて調べてた。
そしたらありましたよ。
使ってるシミュレータ(Modelsim)に"init_signal_driver"なんてプロシージャが。

とりあえず普通の変数に試してみる(何しろ配列は波形ビューワーで見られない)。
…問題ない。
これならいける!!、と配列に対して使ってみたんだけど何故かダメ。
なんでやー、と思ってリファレンスを見返してみたら…、
「このプロシージャはVerilogのテーブルには使えません」だと!!!

まさにそれなんだよ、使いたかったのは。
どうすんだよ、費やしたこの時間を、
これならいける、と確信して悠々と帰った昨日を。

えーと、すいません、誰かこの件について解決策を知ってる方がいたら教えてください。
ちなみに、私の中では、バインドしているSVAから"$readmemh"で良いかなー、と。
え?、だったら始めからそうしろよ、と?
確かにそうなんですが、客先がVHDLだから極力VHDLにしたいのですよ。

本当にお節介だよね

PowerPointのお節介をなくす10の方法
Wordのお節介をなくす10の方法
Excelのお節介をなくす10の方法

良い記事を見つけたので転載。
もっとも、ほとんどの内容をすでに実戦済みなのだが…。
基本的に自分の入力した通りにだけ動いてくれる方が好きで、
勝手に自動で改変されるとイラッときてしまう。
お節介な上に自分のやり方を押し付けてくるので、さらに頭に来るんだよね。
控えめに世話を焼いてくれるのなら歓迎するが。

まぁ、スペルチェックにはお世話になってるけどね。

平塚だと!

先年のプロジェクトが終了して暇を持て余しまくっていたわけだが、
遂に次のプロジェクトの話がやってきた。
まぁ、勤務地は相変わらず川崎なんだけど、
プロジェクト開始当初は打合せ等で平塚まで行ってくれ、だとさ。

ちょっと遠いんですけどー、なんて言ってたら
通勤2時間とかのマイホームパパに怒られそうだな。
さて、また忙しくなりそうだ!

今年のクリスマスはなくなりました

とりあえず一日で劇的に進んだので(笑)、
仕事が何とか終わりそうなんだけど、
あと一日あるともう少し綺麗に仕上がりそうなんだよね。
それなのに、今日は何故か休日。
休出はいろいろと面倒くさいのでやめたんだけど、
無理してでも出た方が良かったかなぁ、なんて思ったり。

昔から〆切間際に大慌てするタイプなんだよね。
この傾向なんとかならんかな。
とりあえず週明けの作業の計画を練りながら、ゆっくり骨休めします。

給料出たし、カメラ屋さん行ってこよー。

ダメだ、もう

あぁ、仕事が終わらねぇ。
年内がリミットだけど、マジ無理。

そして、俺のモジュール動かねぇ。
相変わらず制御信号のタイミング合わせが苦手なのな。
もー、とりあえず動けば良いや、な修正にしようかな。
怖いなー。

google怖い

仕事中、LinuxにSystemCの開発環境を構築していて、
わからないところがあったので隣の人にいろいろ聞いていたときのこと。
おもむろにgoogleで検索を始めたのだが、検索結果の中にこのblogの記事が!!
いやー、焦ったね。
余り詳しい内容は書かないようにしているんだけど、
それでも知られたくないところで自分の書いた文言が出ると焦るもんだね。
わかりゃしないのにね。

我ながら小心者だなぁ。

大変だ

ようやく念願のRTL設計ができると思ったら、ちょっとこの仕事重すぎないか?
初めて設計やるヤツに、こんなことやらせて良いのか?
しかも、直属の先輩もほとんどRTLやってないらしいじゃん。
その上、上司(?)の人が求めているものはかなり高いぞ。

…ということで、軌道に乗るまでの間、時間外労働が多くなりそう。
「若い内の苦労は買ってでもせよ」とか、
「人生とは重い荷物をもって坂道を登るようなもの」とか、
「人生はいつも向かい風が吹いている」とか、
「艱難汝を玉にす」とか、「我に七難八苦を与えたまえ」という言葉を思い返しながら、
苦労みそをもりもり食べて頑張るよ。

仕事始め

仕事始めだったけどやることがないので困った。
去年の仕事の続きをやろうにも、
リモートログオン先のマシンを起動する人が誰一人出社してないから使えず、
新しい仕事にかかろうにも開発環境がない(PCにはないのよね)。

仕方がないのでこれからもお世話になりそうなCygwinをカスタマイズする事にした。
とりあえずログインシェルをTCシェルに変更していい気になったりしたもんだが、
これだけじゃ味気ないのでXを導入する事にした。
まぁインストールはCygwinが勝手にやってくれるので何も調べる必要はないが、
こいつが開くxtermのシェルをTCシェルにする方法が分からなかった。
(コマンドプロンプトからstartxすれば問題ないのだが、run.exeから開きたいのだ)

でも、色々調べていたらCygwinが結構面白そうなので自宅でも導入してみようかな。
そんなことするならLinuxマシンを一台用意するのが早いとも思うのだが、
Windows上で普通に動いてくれるのが最大のメリットだよね。

背筋が凍った

やってしまった。
納期2時間前にして、3日ほどかけて作り上げた検証用データを全部消してしまった。
原因はいろいろあるけど、まぁうっかりミスだわな。
しかもやっちゃったのが納期2時間前だから、
本当にヤバイと思って即行で先輩の所に行ったよ。

「こんなこともあろうかとバックアップを取っていたんだ」
あんたは真田さんかい!!とか思いつつも、この時ばかりは先輩が神に見えた。
しかも保存されていたのはほとんど最新版で手直しが要らなかったよ。
おかげで時間内にリリースする事ができた。
良かった良かった(結果オーライ)。

下手くそなプログラム

今、仕事で下手くそなプログラムと格闘している。
自分のソースだって大して褒められたモノではないが、
今修正しているプログラムは余りにも酷い(可読性が悪い)。
ループ変数とデータ変数に同じ変数名を使ったり、
外部変数が一文字とか極端に短い名前だったり、書式が一定じゃなかったり等々。
プログラムの流れ追うのも大変。
そりゃ眠くもなるって(←それは違う)。

でも、自分も昔そういうコトしてたなぁ、と思うとちょっと懐かしいんだよね。
今ほどメモリが贅沢になかったから、どう変数の数減らそうかとか、
そんなプログラミングの本質から外れた事ばっかり考えてたっけ。
今は特殊なカテゴリでない限り、可読重視で良いと思う。

プログラマ始めました

先週からC++でコーディングをしているわけだが、
上からのお達しで人の書いた"実績のある"プログラムを修正する作業をしている。
まぁ、自分で書くよりまず間違いなく効率は良いのだろうと思うが。
しかし、とあるWeb上に公開されていたソースコードはコンパイラを通らなかった…。
それを参考にしていたがために失われた時間は一週間×定時。
仕方ないので先輩にHELPし、別のソースコードを頂いた。
また、これの解析が大変だ…。

さて、人の書いたプログラムというのは、概して読み難いものだが、
今回目を通した二つのプログラムは、もう本当にどうにかして欲しいものだった。
第一に、コメントが皆無なのである。
第二に、ポインタの処理が私には理解できないほど煩雑である。
まぁ、後者は自助努力で何とかするにしても、前者はどうしようもない。
アルゴリズムの書かれたドキュメントと照らし合わせながら解読してるのだが、
その変数、関数がなんの役割をしているのだか皆目検討がつかないのである。
困った。

Cのわからない関数はWebで検索する事が多いのだが、
そんなところでこんなページを見つけた。
ああ、学生時代にこの著者と巡り会っていれば、
私はマジメにソフトウェア技術者を目指していたかもしれない。
(まぁ、それ以前にマジメに探す努力をしていなかったのが悪いのだが)
内容をサラサラ読んで、さっそくこの本を買ってきた。
もう、「その通りだ!」と思う事しきりである。

上記Webサイト、ソフトウェア技術者なら一読する価値があると思う。
特に、「(コ)の業界の掟」の方がかなり面白い。

お勉強が楽しい、…かも

新しい派遣先でHDLの研修を受けているんだけど、どうも雲行きが怪しい。
どうやらSystemCをやる模様。
やはり、避けては通れないか…。

っていうか、Cがイヤでこっち(HDL)に逃げてきたハズだったんだが。
回路設計にもオブジェクト指向の波が来てるんだね。

Quartus2WebEdition

何かよく分からないんだけどDLできた。
これでようやく研修課題にリベンジできるし、koma氏に教えてもらった手法も試せる。
でも、休日は遊びに出ちゃうんだよなぁ。
駄目だこりゃ。

<追記>
ターゲットデバイスを失念したので家にあるデバイスにしようと思ったのだが、ない。
あれー、どこいったんだろ、勿体ないなぁ。

研修行ってきた

研修で何が印象に残ったかというと、宿泊場所。
一軒家風の変な作りの家屋で、一部屋2人〜4人という共同生活。
運良く相方が宿泊をキャンセルされたので助かったが、
もしもイビキがうるさい人と相部屋だったら大変だったろうな。
あとトイレから何とも言えない臭いがして閉口した。

研修自体は結構難しかったけど面白かった。
最後の課題がユニット2つをバスでつないで通信するって感じだったんだけど、
タイミングが合わなくて動かなかった。
個々には良いシミュレーション結果を出していたのに、残念。

今回Alteraのツールを使ったんだけど、Xilinxのより使いやすいね。
これもフリー版あるので入れようと思ったんだが、
ライセンス取得するところまではできたんだけどDLの仕方がわからない。
困ったねぇ。

うちの会社はVHDLにこだわっているようだが、なんでだろ。
Verilog-HDLの研修もやってくれないかなぁ。